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福建师范大学网络教育学院0 Y, C. T0 h5 I2 e, u8 w M
《EDA技术》期末考试(C)卷+ }* I2 m4 O" q6 K% e/ F+ @, x( I
教学中心 专业 学号 姓名 成绩 8 f, Y6 q( o% X4 u! ^) d" S
+ U3 f0 v. r: l6 @/ T) ^0 V第一题:谋学网(www.mouxue.com)(每空2分,共30分)
9 n& ~) b8 d! T2 d5 f( ^1.用EDA技术进行电子系统设计的目标是最终完成 的设计与实现。3 _. I! _& I# B" L& W
2.目前国际上较大的PLD器件制造公司有 和 公司。/ L: }% y9 t8 e2 L* d
3.完整的条件语句将产生 电路,不完整的条件语句将产生 电路。
% r% V4 q! p6 G1 O6 w3 b A4.阻塞性赋值符号为 ,非阻塞性赋值符号为 。
! ?0 G3 q' q7 U' x) L1 E1 E5.可编程器件分为 和 。5 T6 R. `9 j' V2 L8 ~6 i) Y5 \
6.随着EDA技术的不断完善与成熟, 的设计方法更多的被应用于Verilog HDL设计当中。7 j5 \- F# \4 U: w" N) R0 k, v
7.一般把EDA技术的发展分为 、 和 三个阶段。. W: Y C: S3 y" B2 {
8.当前最流行的并成为IEEE标准的硬件描述语言包括 和 。
m% Z6 Q, k9 h6 ]* |5 O第二题:谋学网(www.mouxue.com)(每题5分,共20分)" n3 D7 z$ B$ h; q/ o' W* _4 e
1.现代EDA技术的特点有哪些?9 w% L; ~7 p+ Q: w6 ]2 N
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' O: a9 `; A" p7 J2.FPGA与ASIC在概念上有什么区别?
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3.结合自己的使用情况谈谈对EDA工具的认识。
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4.Verilog HDL支持哪几种描述方式,各有什么特点?8 w; J: r' c1 ^( ?% r
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第三题:程序分析题(每题15分,共30分)
7 N( { N0 X% R# s1. 详细分析下面程序功能:
; a, q- G5 _5 A+ q8 ^* Tmodule Compare8(a,b, larger,equal,less);1 l+ \9 K$ F1 t9 J9 k
parameter size=8;6 w1 W' z- T3 g2 W- H
input[size-1:0] a,b;
& i; ?6 k' {" Ioutput larger,equal,less;
" ^$ S! Z' C! D+ X6 awire larger,equal,less;2 |5 n+ }4 H/ E
assign larger=(a>b);
" {2 i1 Z. `' |& i$ Oassign equal=(a==b);
) p' B& V0 a0 Z2 Bassign less=(a<b);5 U! k- g2 o" f
endmodule6 M% X6 o, M7 Q4 u3 O3 r& B
; X0 b0 ^ l* t2 b; m, E2 k1 U
' G$ P$ W) K9 T% D6 D. y
/ Q) B$ Z. i& }
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6 P: P+ i6 @5 U4 t! }& w, i# J# H9 a! [3 ]3 R! q; y. l' y9 n1 F3 A
7 `4 d+ T: |: B- h* t: I# c
: g. L/ c( k) |4 d& {7 p2. 详细分析下面程序功能:
4 {( G# Y% e6 q# qmodule voter7(pass,vote) ;
2 k- r2 q( e+ H# f# P3 ]input [7:1] vote; output pass;
8 ?+ V5 B0 a6 \) ireg[2:0] sum; integer i; reg pass;
2 y( m' i/ C9 B0 b8 Q) y3 C3 p/ Talways @ (vote)
" X- l0 a' L% @, l; ], v, l# c begin sum=0;
, @. u! ~5 r+ m: \" V1 s for (i=1 ; i<=7 ; i=i+1)
% m [0 O6 b* }+ `" M) m' J, }' aif(vote[i]) sum=sum+1;+ t& c9 o" |1 F( x' n) W
if(sum[2]) pass=1;
& r* {' j" ^/ G& K3 @- Xelse pass=0 ;* x/ Z/ h; K+ }$ i9 Z
end+ `, q; l# t, v3 }
endmodule
! U0 Y( M- p* I8 C4 `4 @; F* q1 @3 k* ~0 M$ |7 O; T
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7 i5 H) p5 n1 e+ L7 f4 d7 w1 o: J6 ]5 J3 X! f- \, @ Q
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第四题:设计题(每题20分,共20分)
/ O4 d. m5 @( P) w; G- O) m用Verilog HDL设计一个8位加法器。
6 L8 p' K. ]! `% U+ a8 r& x# ]5 _0 t/ n, B
6 M. [; T# \0 i! G% d" q
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