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福建师范大学网络与继续教育学院
: F& Q8 r/ P3 G《EDA技术》期末考试A卷
6 a9 h1 C. e z* m* j" s. j 9 m) V8 U# |5 t/ W+ C3 N/ i5 [* F
姓名: 6 o+ Y: v4 `& N+ ?
专业:
) g" `' I2 s# i3 g2 @+ N学号: ( j) v$ V8 d8 x) P% M |
学习中心:& c G: }/ ^6 ~# U
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第一题:填空题(每题3分,共30分)+ F) d. |% @0 X2 m7 s
1. EDA技术的发展分为 、 和 ¬______________三个阶段。
- ~" V( o O" V. x; X2. EDA的设计输入主要包括 、 、 。* f% q/ U+ S2 k) K8 Y4 S
3. 当前最流行的并成为IEEE标准的硬件描述语言包括: _____________和 。3 u s: w% P" X5 u
4. 有三种端口类型,分别是 、 _______________和 。
; t# u( M Z, }5 B* p# [5. 输入和双向端口不能声明为 型。. }1 v4 F" u- p* G: b( Y
6. 在常量表达示中,二进制是用 字母表示,八进制是用 字母表示,十六进制是用 字母表示。. D" s; \$ d8 E: p/ M$ z) c
7. 宽度为1位的变量称为 ,如果在变量声明中没有指定位宽,则默认为 。线宽大于1位的变量(包括net型和variable型)称为 。/ s5 N6 L6 K6 k X! ~+ f/ w8 `
8. 表达式:8`h55&&8`haa 的值为 ,表达式:8`h55 & 8`haa的值为多少 。
: _: K! \( T l3 k9.语句 out=sel?inl:in0; 表示的意义是: 。
, }* N" o/ W' d( [! }10.语句{3{a,b}} 表示的意义是: 。
! {8 d8 c$ v9 ^7 N9 K. R( J第二题:简答题(每题5分,共20分)
& J1 e. l& G5 T1. 什么是IP复用技术?IP核对EDA技术的应用和发展有什么意义?
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; {" X% H3 V$ e5 o/ m2. 基于FPGA/CPLD的数字系统没计流程包括哪些步骤?- U# E! V( p3 \5 K3 Z4 u+ |, b
0 u, S( W3 n6 g1 }/ w
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3. 说明GAL的OLMC有什么特点,它怎样实现可编程组合电路和时序电路?% Q( f) o) m$ J1 |: c* \3 `
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4. 阻塞赋值和非阻塞赋值有什么本质的区别?! ~9 ]3 \2 P" e
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3 S% Y/ }% j4 ]4 ~$ r g7 A第三题:程序分析题(每题15分,共30分)6 Z: o& t) z' ]2 N6 H) \
1. 分析程序并画出逻辑电路图及逻辑表达式:
/ i0 ?* y4 d; h( p Gmodule AOI(A,B,C,D,F);
% M$ A7 G z. A$ Jinput A,B,C,D;
# h& R, U6 m& a; ?( g. r$ D! K$ ]output F;
( Y2 Q, T: U7 w5 {wire A,B,C,D,F;
, {% [8 p/ M2 _7 F, gassign F=~((A&B) | (~(C&D)));- X! p6 m" _8 |% |- V, P
endmodule
: t* l4 H0 K, U, W- `+ A$ Q) Z
# C7 j0 B P; I) M0 D G* F! x. P4 P5 e S2 T. P- x
- w2 I1 M' I1 ~3 H8 v/ ?
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" A$ o& E5 e7 Y2 e" n0 g- L) h& Z2 G+ X! E5 }% J* ]9 {
# @1 Z& |# g: c( t/ I2 K" j* ~( z5 x" X1 q. X k0 O8 D6 F
4 Q w8 f5 V& b0 x* U8 J$ I$ s
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1 s3 G" _. V; h# T7 q. L( D9 A& X% x2 U% L
. E% o \: X6 }7 E
' o6 v$ L& E- Z8 j: O- K3 U& J+ x6 J
2. 详细分析下面程序功能:
* \' m: N( m; I* c8 I* Emodule count(out,data, load, reset,clk) ; g- o2 Q/ Q! }( a) b+ O. B# @
input load,clk,reset; + m3 |$ M1 ^. E( m: x3 f7 H/ p% W u
input[7:0] data;
4 M0 a# L, A% ?/ i& |! O* Xoutput[7:0] out; / F( s7 f, a9 K x1 s4 t' r
reg[7:0] out;. |# C4 L5 `; L
always @ (posedge clk)
2 v1 \/ j3 o8 g/ Rbegin
1 W. {5 Z- c9 W3 r" u if ( !reset) out<=8'h00 ;
/ d, F+ W. N. r8 g Belse if (load) out<=data; ! `: g2 I7 `2 @. x2 I8 c
else out<=out+1 ; 2 }) r5 z! S" ?: Y6 f+ {
end
4 }) j" [5 s- c1 p6 fendmodule
: ^' f; p f3 p2 ^( I+ H5 h8 X) u7 q6 n1 A5 ?2 a! @. H
& h- u; |' B. R" n% A1 {
8 |, E+ a$ ~/ U" U# w4 H
4 p& V6 h+ e0 u9 y: s
6 _6 y& W7 a" E: J7 H$ E# l2 P, d5 h
' p( c! s8 ~. L4 r. ^2 _& ~) u
- U3 w* k3 R Q+ z5 Q& i$ i( o* } Z) n9 r
2 H+ H7 c* I, \4 l: E
0 V/ c* v$ U: T( o6 V
6 K& ~) |' k4 P* x: |
6 [# J5 V0 ?; Y9 ]$ f t4 n9 Z
! c3 `0 ?' | M- H
7 r9 q) F7 M# Z, ?1 o# \# |. y6 Y% b' W5 G3 B* I
7 P, b9 q: j$ P+ z k) L
* ?$ K9 F9 V4 H# I
* M4 G/ a6 w. D" N& j. X6 V. b' n4 H4 T$ W! ^
+ u5 O, Q8 N( N: J8 j! W. A* `' }
; }; ?/ c+ | W) u% L6 O! I0 _4 y* Z+ b/ u) `. N6 g4 t, S
3 N* Z/ x `0 y4 y+ p+ k
第四题:设计题(每题20分,共20分)
* a4 `; m4 ~* p" e$ ]用Verilog HDL设计一个74138的译码器电路。
1 m; x; ~$ t, E, \3 n7 E3 `
( j. c; r0 r3 }
o+ `2 b ^( J- E2 F1 y& r& [* f
d, F" a* p6 V: v
, j2 C, s! \0 H3 O7 S3 ~. k
7 s7 L# i9 `( i+ ]
; R% ^) a9 @' Y0 c1 X! Q2 i6 j5 K# `
( h1 y' ?0 c$ b5 ~& H3 t9 y8 r/ E) D# Y8 A- Z, H
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