[东北大学]20年3月补考《计算机组成与系统结构》考核作业（资料）

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   计算机组成与系统结构  试 卷（作业考核 线上2）  B  卷（共  7  页）         
4 O8 F5 w3 e2 Q+ j6 v% C- {总分        题号        一        二        三        四        五        六        七        八        九        十
( h! j/ W+ c7 Z/ G        得分                                                                               

一、选择题 （单项选择，每小题1分，共30分）
1.        用某个寄存器中操作数的寻址方式称为（     ）寻址。
" b! ?' p/ N) ~# ~A 直接    B 间接    C   寄存器直接    D 寄存器间接
2.        若浮点数用补码表示，则判断运算结果是否为规格化数的方法是（     ）。
( o9 `5 v+ D9 z7 J& b' O" s- qA 阶符与数符相同为规格化数
( r/ s6 }0 y4 I. p# v4 v* jB 阶符与数符相异为规格化数
2 w8 y' P/ g( O0 Q2 n! BC 数符与尾数小数点后第一位数字相异为规格化数
D数符与尾数小数点后第一位数字相同为规格化数
7 F; R! q' V. S- V. b2 f3.        采用虚拟存贮器的主要目的是（     ）。
  z7 S5 a  e7 _% h% K' U$ \  d5 g& cA  提高主存贮器的存取速度 ；
B  扩大主存贮器的存贮空间，并能进行自动管理和调度 ；
C  提高外存贮器的存取速度 ；
$ a& B# H2 }9 nD  扩大外存贮器的存贮空间 ；
4.        EEPROM是指（      ）。
  A. 只读存储器；                   B. 可两次擦除并编程的只读存储器；
  C. 电擦除可编程的只读存储器。     D. 随机读写存储器
5.        水平型微指令与垂直型微指令相比，（      ）。
  A. 前者一次只能完成一个操作
  B. 后者一次只能完成一个操作
  C. 两者都是一次只能完成一个操作
0 X: s' c; x+ H, S  p$ a; E0 M  D. 两者都能一次完成多个操作
/ n, Z1 e1 l5 n6.        在定点二进制运算器中，减法运算一般通过（      ）来实现。
A  原码运算的二进制减法器     B  补码运算的二进制减法器
C  原码运算的十进制加法器     D  补码运算的二进制加法器
7 v$ I+ z# C8 F! ?7.        变址寻址方式中，操作数的有效地址等于（      ）。
) I5 V8 I  y( m& w. m' x  A. 堆栈指示器内容加上形式地址（位移量） B. 程序计数器内容加上形式地址
/ `+ ?% y' T' d% @4 a  C. 基值寄存器内容加上形式地址           D. 变址寄存器内容加上形式地址
8.        属于发生中断请求的条件的是（      ）。
4 i# e. y1 p2 N    A. 一次逻辑运算结束              B. 一次DMA操作结束
    C. 一次算术运算结束              D. 一条指令执行结束
) u5 u% n3 g3 ?; U. a9.        由于CPU内部的操作速度较快，而CPU访问一次主存所花的时间较长，因此机器周期通常用（      ）来规定。
A．主存中读取一个数据字的最长时间    B．主存中读取一个指令字的最短时间
C．主存中读取一个数据字的平均时间    D．主存中写入一个数据字的平均时间
5 y& T; S3 f! p0 B. Z10.        在定点小数机中，（      ）可以表示－1。
( o/ n# O  M( m) @   A  原码     B  补码     C  移码     D  反码
  x1 x: `0 u. i. q, y) h) n11.        主存贮器和CPU之间增加cache的目的是(       )。
A.  解决CPU和主存之间的速度匹配问题
B.  扩大主存贮器容量
+ W, |" w6 n) u7 U, d- vC.  扩大CPU中通用寄存器的数量
) N6 [. w, f& ]" Q& c& WD.  既扩大主存贮器容量，又扩大CPU中通用寄存器的数量
  b* {/ S% A; t% c+ Y# d12.        计算机操作的最小时间单位是(      ) 。
+ K2 b* w9 A% \$ m   A．时钟周期     B．指令周期     C．CPU周期     D．微周期
13.        在小型或微型计算机里，普遍采用的字符编码是（      ）。
A. BCD码      B. 16进制      C. 格雷码    D. ASCⅡ码
14.        已知X为整数，且[X]补 = 10011011，则X的十进制数值是(      )。
A. +155       B. –101      C. –155      D. +101
15.        指令系统采用不同寻址方式的目的是(      )。
A. 实现存贮程序和程序控制；
. F( i" e9 t$ q$ Z* Y1 WB. 缩短指令长度，扩大寻址空间，提高编程灵活性；。
C. 可直接访问外存；
3 x( z* |, G+ Q- w8 oD. 提供扩展操作码的可能并降低指令译码的难度；
; v1 j! P4 m3 e. d3 u1 w5 `2 U0 _16.        采用DMA方式传送数据时，每传送一个数据就要用一个(      )时间。
9 U' \% D# l9 G   A.指令周期  B.机器周期  C.存储周期  D.总线周期
17.        在指令的地址字段中，直接指出操作数本身的寻址方式，称为（   ）。
, I" }9 T. u" s, f6 c6 j   A. 隐含寻址    B. 立即寻址     C. 寄存器寻址     D. 直接寻址
18.        某SRAM芯片，其容量为512×8位，包括电源端和接地端，该芯片引出线的最小数目应为(      )。
   A  23      B  25      C  50      D  19
  C- M3 z% x6 @# Z  _19.        指令的寻址方式有顺序和跳跃两种方式，采用跳跃寻址方式，可以实现(      )。
   A  堆栈寻址   ；           B  程序的条件转移  ；
   C  程序的无条件转移  ；    D  程序的条件转移或无条件转移  ；
7 ~% ~- P4 ?' U# Q5 q3 ^& N) _1 r20.        微程序控制器中，机器指令与微指令的关系是(      )。
. o. l( g2 P& T7 G3 DA  每一条机器指令由一条微指令来执行 ；
B  每一条机器指令由一段用微指令编成的微程序来解释执行 ；
C  一段机器指令组成的程序可由一条微指令来执行 ；
D  一条微指令由若干条机器指令组成 ；
21.        双端口存储器所以能高速进行读 / 写，是因为采用(      )。
A 高速芯片   B 两套相互独立的读写电路    C 流水技术   D 新型器件
7 L! x" E/ [: q+ D22.        在单级中断系统中，CPU一旦响应中断，则立即关闭(      )标志，以防本次中断服务结束前同级的其他中断源产生另一次中断进行干扰。
9 ~# _/ q6 c, ^4 P4 G' U   A  中断允许    B  中断请求    C  中断屏蔽    D 中断保护
# ~0 R$ k# U, f3 }* a23.        运算器虽有许多部件组成，但核心部件是(      )。
  a; Z. o, t- d' o1 m6 Y  c- VA.数据总线    B.算术逻辑运算单元    C.多路开关     D.累加寄存器
24.        根据国标规定，每个汉字在计算机内占用(      )存储。
* r0 b# i$ }$ J   A.一个字节      B.二个字节      C.三个字节      D.四个字节
25.        设X= —0.1011，则[X]补为(      )。
% w# y$ D4 J6 l4 C  N* ^" G9 C2 F   A.1.1011         B.1.0100       C.1.0101        D.1.1001
( F0 J/ X  d* r1 i2 c% Q. O26.        微指令操作码长9位，采用字段直接编码方式，分3段每段3位。则共能表示(      )种微命令，最多可并行(      )个：
    A．21，3       B．9，9      C．24，2      D．18，3
0 W8 ^- T4 D) R9 E1 n27.        执行一条指令的顺序是(      )。
①读取指令②执行指令③分析指令
( t+ h/ ~/ @. a& YA. ①②③ 　   　B. ①③② 　　  C. ③②① 　　 D. ②①③
( c" D- X( ?7 G- f8 h28.        存储器位扩展是指增大了(      )：
    A．字数       B．字长      C．速度      D．以上都不是
, `: J# B7 z2 `! o7 V3 g  _3 O, k! I3 X29.        下列不属于微指令设计所追求的目标的是：(       )
    A．提高微程序的执行速度      B．缩短微指令的长度
* c% A. \% c, U  n- M1 K    C．提高微程序设计的灵活性    D．增大控制存储器的容量
9 W& E. _) X% F30.        在Cache存储器中，当程序正在执行时，由（      ）完成地址映射。
　A. 程序员    B. 硬件　　   C. 硬件和软件　   　D. 操作系统

二、填空题 （每空1分，共20分）
1.        双端口存储器和多模块交叉存储器属于（       ）存储器结构。前者采用（            ）技术，后者采用（             ）技术。
2.        DMA控制器访存采用以下三种方法：（             ）、（                   ）、（                   ）。
: m1 f( z9 l  T' H3.        对存储器的要求是（          ），（           ），（           ），为了解决这三个方面的矛盾。计算机采用多级存储器体系结构。
9 `# T9 N6 Q  a0 Q$ ^& f4.        计算机按用途可划分为通用计算机和（            ）两类。
2 d* H, Y( e+ p" H5.        计算机系统中的存储器分为（          ）和（          ）。在CPU执行程序时，必须将指令存放在（          ）中。
2 g! @  ?1 G1 ]# T* `( q6.        CPU中，保存当前正在执行的指令的寄存器为（              ），保存当前正在执行的指令的地址的寄存器为（          ），保存CPU访存地址的寄存器为（                 ）。
5 h6 N2 p9 ^) I+ M7.        在浮点加法算中，当尾数需要右移时，应进行舍入处理。常用的舍入方法有（                  ）和（                ）这两种。
7 ^; l1 ?: q) E% L/ s& r( u8.        在微程序控制器中，控制存储器由（              ）构成，用于存放（           ）。
5 X& w6 _2 [$ Z7 Z" W  U& n
4 w! [6 V' L# P! b0 [
# M1 R# F) X, T' G8 L三、判断题 （每小题1分，共10分）
  a$ x8 W7 T) N* O1 G1.        多体交叉存储器主要解决扩充容量问题。（    ）
2.        信息序列11001101的偶校验位是1。（    ）
3.        运算器的核心部件是ALU。 （    ）
% P3 n5 K+ `2 Y5 S- {1 H* I0 W4.        微程序控制器比组合逻辑控制器的速度快。（    ）
" z9 ?! ^8 P) b* c. a  r; b( P% f5.        SRAM和DRAM都是易失性的半导体存储器。（    ）
# V& m. Q$ c/ ]2 s1 Z0 @6.        访问存储器的请求是由CPU发出的。（    ）
2 l9 [# s  Z- ]+ l7 A, K. ~7.        冯•诺依曼机工作方式的基本特点是按地址访问并顺序执行指令。（    ）
: w$ l& P8 v  T8.        E2PROM是指两次可擦除可编程的只读存储器。（    ）
& E+ i; F9 ^5 X& I& |9.        Cache对于各级程序员都是透明的。 （    ）
10.        CPU访问存储器的时间是由存储器的容量决定的。（    ）
2 F7 M/ j  N0 w5 V2 g/ A8 _+ ^+ Y
四、（6分）设有两个十进制数：X= - 0.25×21，Y=0.625×22。
- G  b5 |' _1 h, `% @(1) 将X，Y的尾数转换为二进制补码形式。
(2) 设阶码3位（含1位阶符），尾数5位（含2位数符），均以补码表示。通过浮点数补码运算规则求出Z=X+Y的二进制浮点规格化结果。



* v# Q0 C3 e1 X! K9 i0 e0 t
: E' ]4 x* P8 f. z4 \+ r+ @
* s. e, m7 c( ~) o  F0 F* g

; t5 T+ b$ [) @( v+ H
$ K0 Z& _+ B& k) @6 }, f





* Q" g0 W/ d/ h0 q) f, e

五、（6分）CPU执行一段程序时，cache完成存取的次数为3800次，主存完成存取的次数为200次，已知cache存取周期为50ns，主存为250ns，求cache/主存系统的效率和平均访问时间。

& @7 y6 }0 v2 A5 P' G, _1 u

5 Y' b8 K4 d. h9 N; s1 n! g



" J3 F/ \) y5 P" k& s( ~) x+ m

6 b1 H% P# D6 ?1 j0 X/ T& s
% h/ Q* r3 R  Z. c3 E# _3 ?


六、（8分）某微机的指令格式如下所示：
         15           10  9             8 7             0
操作码        X        D
5 u& {" Z/ K1 U5 b+ ~* p其中，D表示位移量，X为寻址特征位，且有：
1 b8 F; E/ W/ wX=00——直接寻址；
) H) B& q+ l3 z$ B. F! BX=01——用变址寄存器X1进行变址寻址；
X=10——用变址寄存器X2进行变址寻址；
: i* B# \6 ]- ~- OX=11——相对寻址。
设（PC）=1234H，（X1）=0037H，（X2）=110AH（H代表十六进制数），请确定下列指令中操作数的有效地址。
; q$ E$ J6 ^  o% `. ~/ N(1)4420H    (2)2244H    (3)13DFH    (4)3525H   



, {2 k# M/ h. |$ S% Z) s

/ n8 {4 t* ]+ g6 ~6 _+ q' r
' r: M3 i: p5 F, W" s$ M& X1 U; a
9 C& E1 d; Z" a5 u: k' p4 U) N5 {3 r: q
. o: n/ j$ N3 ?$ o5 m
+ a. G2 \0 z% Z0 b. v) f



& s. Q# A' F6 T2 S
  U' a, E9 m7 A: P! z# [7 y+ y3 u
, _- D, {0 I1 |0 N: y7 ]
" R! Y2 w8 F' ]1 ?. L
  _2 P7 F( ?/ I4 p) T

, F, l  G( ^4 K: m6 x$ v
) }* A! Q' s$ |1 g- |


) \$ z& T5 ]1 R/ x5 |; [
七、（12分）设CPU共有16根地址线，8根数据线，并用MREQ作访存控制信号，用R/W作读写控制信号，现有2K×4位的RAM芯片和2K×8位的ROM芯片若干片，以及74138译码器和各种门电路(自定)，要求组成一个存储系统，其最大4K地址空间为系统程序区，与其相邻2K地址空间为用户程序区。
( y) [& h7 o' w3 O. h1 ~2 t(1)合理选用上述存储芯片，说明各选几片？写出每片存储芯片的地址范围。
$ h. X- P4 i$ J(2)画出CPU与存储器的连接图，详细画出存储芯片的片选逻辑。

8 Q" N" D5 |5 n* {! _3 i2 q第七题图 74138译码器
, s; h7 k$ W: ~4 q( ~
. I) \2 R8 a4 R  s7 E



% I, x0 m9 u; S8 s* w/ e
8 J& C* k: B  s* X
0 X" q$ L9 ?& M" ?$ r


6 U- `2 x0 P/ K" w% D' l



  `4 d7 w1 l, j9 J! f  R


7 j0 T/ e$ w$ e; @. K: \



# i+ b: r, \% _1 j; f- d- G7 |1 F


/ X1 B+ O( L! v0 J八 、（8分）某计算机有5级中断，硬件中断响应从高到低优先顺序是：I1→I2→I3→I4→I5。回答下列问题：
9 ?- F% h6 i" s( L4 C（1）在下表中设计各级中断处理程序的中断屏蔽码（假设1为屏蔽，0为开放），使中断处理优先顺序为I5→I1→I4→I3→I2。
（2）若在运行主程序的t1时刻（如下图所示），同时出现I2、I3级中断请求，而在CPU处理其中I3级中断过程中某时刻（记为t2）又同时出现I4、I5级中断请求。请按（1）设定的中断处理次序在下图中画出CPU运行上述程序的轨迹，并在t轴上标注t2时刻。



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( b- c1 F, Q2 R  ^
  _5 L8 F! L* }2 v

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