电子科大《可编程ASIC技术》模拟题

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自测题1资料
一、        填空题：
1、        ASIC按照设计方法的不同可分为：全定制ASIC，半定制ASIC，可编程ASIC
2、按照功能方式划分，IP可以分为嵌入式IP核与通用IP模块两大类型，
3、IP的重复使用分为以下三个层次：软件宏单元，即综合之前的寄存器传输级（RTL）模型；固件宏单元，即带有平面规划信息的网表；硬件宏单元，即经验证的设计设计版图
4、片上系统设计有三种不同方法：
（1）        专用片上系统设计方法
（2）        部分集成法
（3）        桌面集成法
5、VHDL的基础建立在三个相互独立的模型上：
行为模型（动作的模型）——解释数字器件的功能
时间模型（计时模型）——表明数字器件的激励—响应情况
结构模型（结构的模型）——当一个数字器件包括多个操作时，可以把每个操作分成多个功能上相关的部分
6、VHDL语言可以有三种形式的子结构描述语句：
（1）        BLOCK语句结构
（2）        PROCESS语句结构
（3）        SUBPROGRAM语句结构
7、库是经编译后的数据的集合，它存放包集合定义、实体定义、结构体定义和配置定义。
8、VHDL对象包含有专门数据类型，主要有4个基本类型：常量（CONSTANT）、信号（SIGNAL）、变量（VARIABLE）和文件（FILES）。
9、VHDL是一种强类型语言主要体现在以下几个方面：
（1）        每一个对象只能具有一个数据类型且只能具有那个数据类型的值；
（2）        对某个对象进行操作的类型必须与该对象的类型相匹配
（3）        不同类型之间的数据不能直接进行代入，即使数据类型相同，而位长不同时也不能进行代入。
10、对硬件系统进行描述，可以采用三种不同风格的描述方式，即行为描述方式、数据流（或寄存器传输）描述和结构化的描述方式。
11、寄存器RTL描述的限制
（1）        禁止在一个进程中存在两个时钟信号
（2）        禁止使用IF语句中的ELSE项
（3）        关联性强的信号应放在一个进程中
12、系统级综合最后产生送到逻辑综合和寄存器转移级综合的设计，最后的设计常常用寄存器转移级（RTL）语言来产生






二、        名词解释：
1、        ASIC：
是指相对于通用集成电路而言的用户专用集成电路，是指专门为某一应用领域或专门用户需要而设计、制造的LSI或者VISI电路，它可以将某些专用电路或电子系统设计在一个芯片上，构成单片集成系统。
2、SOC：
是指集系统性能于一块芯片上的系统组芯片。它通常含有一个或者多个微处理器核，有时再增加一个或多个DSP核，以及多个或几十个的外围特殊功能模块和一定规模的存储器（RAM,ROM）等
3、对象：
实际上就是指一些可以保存数据的存储单元，每一个对象都有一个类型用来确定对象所保存的那一类数据
4、仿真：
是指从电路的描述抽象出模型，然后将外部激励信号或数据施加于此模型，通过观察该模型在外部激励信号作用下的反应来判断该电子系统是否达到了设计目标。
5、流水线
是把一个时钟周期内执行的逻辑操作，分成几个较小的操作，并在几个较高速的时钟内完成；
6、高层次综合：
负责将系统算法层的行为描述转化为寄存器传输层的结构描述
三、简答题：
1、比较GAL和PAL结构的异同
可编程阵列逻辑PAL和通用阵列逻辑GAL的基本门阵列部分的结构类似。
具体图见书P35，其与门阵列是可编程的，而或门阵列是固定连接的，即每个输出是若干个乘积项之和，其中成绩项的数目是固定的
他们在输出结构上有很大的不同，GAL有灵活的、可编程的输出结构，通常认为：GAL=PAL+OLMC。
GAL器件的输出结构有：三态输出类型、集电极开路输出类型、输出逻辑宏单元三种结构
PAL有几种固定的输出结构，常用器件25种，选定芯片型号后，其输出结构就选定了；而GAL有一种灵活的、可编程的输出结构，所以普通GAL器件只有两种基本型号，它可以取代数十种PAL器件，GAL是名副其实的通用可编程逻辑器件。
2、CPLD和FPGA的区别是什么？如何选用？
    （1）在结构上的主要区别有：逻辑块是PLD器件中按照结构划分的模块，它有相对独立的组合逻辑阵列，块间靠互连系统联系。
FPGA的逻辑块是CLB，其特点是扇入小，输入变量为4~9，输出变量为1~2，因而只是一个普通的逻辑单元，每个芯片中有几百至上万个这样的单元。
CPLD中的逻辑块扇入较大，通常有数十个输入端和一、二十个输出端，每个芯片分成几块和十几块。
（2）逻辑块之间的互连结构不同
CPLD的逻辑互连是集总式的开关元件，其特点是等延时。
FPGA的互连是分布式的，其延时与系统布局有关。
（3）性能的选用
为选择合适的可编程逻辑器件，可以从速度与性能、逻辑利用率、使用方便、编程技术等几个方面进行考察。
3、什么是进程语句？其特点如何？
进程语句是一种并发处理语句，在一个结构体中多个PROCESS语句可以同时并行运行，故PROCESS是VHDL语言中描述硬件系统并发行为的最基本的语句。其特点如下：
（1）        它可以与其他进程并发运行，并可存取结构体或实体中所定义的信号；
（2）        进程中的所有语句都是顺序执行的；
（3）        为启动进程，在进程中必须包含有一个显示的敏感信号量表或包含一个WAIT语句；
（4）        进程之间的通信是通过信号量传递来实现的
4、为什么流水线更加适合于FPGA应用设计？
流水线的概念是把一个时钟周期内执行的逻辑操作，分成几个较小的操作，并在几个较高速的时钟内完成；由于CLB的结构特点，FPGA更适合流水线结构，通过将逻辑电路分解成更小的级构成流水结构，能达到最大可能地增加时钟频率，利用流水能够显著地改善设计的性能。
5、延时锁相环（DLL）的主要作用是什么？
每个全局时钟输入缓冲器都有一全数字的延时锁相环（DLL），它排除了整个器件的时钟输入焊盘与内部时钟引脚间的偏移。每个DLL能驱动两个全局时钟网线。DLL监视输入的时钟和分配的时钟，能自动调节时钟延时元件。附加延时被引入以使时钟边沿到达内部触发器恰在到达输入一个时钟周期之后。这个闭环系统确保时钟边沿到达内部触发器与时钟边沿到达输入同步而有效地排除了时钟分配延时。
它还提供多时钟域的先进控制，也可做时钟镜像操作，通过驱动DLL芯片外输出，然后反馈回来，DLL能被用做纠正多个Virtex间宽电平时钟的偏移。
四、设计题：
正边沿触发器的DFF设计
详细见书P348~349例题6-17